创建新项目：
1. 选择 Project → New Project... 此时会弹出新项目对话框2. 指定所创建项目的存储路径并输入项目名称3. 选择 Device Family 和 Device Name，默认为 AL3 和 AL3A10LG144C7。
添加源文件：1. 选择 Source → Add Source...
2. Add Source Wizard 界面支持添加文件和文件夹， Source Type 可以选择 DesignSource， IP Source 和 Package Source， 默认为 Design Source。其中， Design Source 即为所有可以添加至工程的文件类型，默认为 Verilog；IP Source 即为通过 IP Generator 生成的 ipc 文件， 包含有 Verilog/VHDL， 默认使用 Verilog； Package Source 即为自定义 VHDL Package 文件。a. Source Type 选择 Design Source， 点击 Add files，进入 Select verilog/vhdl files界面选择需要添加的 HDL 源文件，点击打开。
点击 Add Directories，进入 Select source directories 界面选择需要添加的文件夹，点击选择文件夹会自动添加文件夹中包含的所有 HDL 源文件。
b. Source Type 选择 IP Source，点击 Add files，进入 Select IP Config Files 界面选择需要添加的 ipc 文件
c. Source Type 选择 Package Source， 点击 Add files，进入 Select package files界面选择需要添加的 VHDL 库文件， 在 Add source wizard 界面定义或通过下拉菜单选择该 package 所归属的 Library 名称。
点击右侧三个图标可分别对选中的单个或多个文件执行删除、上移、下移操作；点击 OK， 完成 Add Source…
3. 此时，在 Hierarchy 中可看到添加的所有源文件，并可通过双击打开源文件。Package files 可在 Hierarchy Navigation 的 Compile Order 一栏中查看， IP Files 一栏双击 ipc 可以直接打开对应的 IP Generator 界面。
创建源文件：
1. 选择 Source → New Source...2. 源文件类型默认为 Verilog .3. 输入 File Name.4. Add To Project 默认不勾选， 勾选后生成的文件会自动添加进当前工程.5. 点击 OK，完成创建
6. 输入文件内容， 选择 File → Save 保存文件
设置顶层模块
人工设置顶层模块是可选项。如果没有设置顶层模块， TD 软件将自动分析模块的层次结构选择最顶层模块， 顶层模块标记显示为紫色。
在 Hierarchy Navigation 窗口中，右键单击目标模块所在行，选择 Set As Top，在目标模块前将会出现蓝紫色的顶层模块标记。
项目另存为：
1. 选择 Project → Save Project As2. 输入 Project Name 并选择 Project Path, Create project subdirectory 和 Copy allfiles to the new project 两项默认勾选， 剩余三项 Copy specific file(s)、 Copy include file(s)和 Copy run results 默认不勾选
若勾选 Copy specific file(s)， 则会出现如下界面，可以通过左下角的 Add files 图标添加特定的文件
3. 点击 OK，完成项目另存为，并在所选路径下查看到相应的项目文件
打开项目
软件会根据项目打开的先后顺序为用户保留已打开过的项目和文件， 用户可通过File → Recent Projects 和 File → Recent Files 打开曾经打开过的项目或文件。
用户还可通过 Project → Open Project 选择 .al 文件来打开一个已存在的项目。
*若该项目是使用 TD5.4 之前的版本生成的.al 文件， TD5.4 及之后的版本打开时要求必须升级.al 文件，且一旦升级后， .al 文件将不可用 TD5.4 之前的版本打开，原.al 会被自动备份成.al.back。